1.已经写好Verilog HDL程序，综合（analysis&synthesis）通过就行，不需要整体编译通过。
2.assignments->pin planner，按照所选芯片分配管脚，然后再 整体编译通过。
1.已经写好Verilog HDL程序，综合（analysis&synthesis）通过就行，不需要整体编译通过。
2.assignments->pin planner，按照所选芯片分配管脚，然后再 整体编译通过。
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